Lär dig Verilog: En kort Tutorial serie på Digital elektronik Design med FPGAs och Verilog HDL (9 / 21 steg)

Steg 9: Förbereder sig för att programmera din FPGA styrelse

Just det, UCF.

Även som nämnts innan, har varje digital design bräde tillverkaren olika begränsningar för olika styrelser. Ett prov villkor är följande:

NET "ledde" LOC = "M5";

NET föregår varje uttalande, följt av namnet på nätet (i offerter), och sedan den faktiska plats begränsningen (även inom citattecken). Namnet kan vara inställd på vad teknikern önskar (även om de bästa namnen är de som förmedlar mest menande i minsta utrymme) och plats villkoret anger där "nätet" är fysiskt ansluten till FPGA. En kommentar i en UCF indikeras olikt än i modulen Verilog; i en UCF, använda ett "#" betecknar en kommentar. Vissa IDEs har inbyggda funktioner som gör att du kan batch kommentar koden ut genom att markera önskad kod och att trycka på antingen en snabbtangentskombination eller knapp i IDE.

Så om du skulle gå igenom och skapa en UCF fil för din styrelse som innehåller ett villkor för varje ingång och utgång, skulle din IDE kunna skapa en bitström för ditt FPGA styrelse, i samband med modulen Verilog du skapade tidigare.

Processen för programmering olika FPGA styrelser varierar, så hänvisar till din bräde tillverkaren specifika instruktioner. Fotot ingår är min FPGA ombord plus min två cent pin jumper ersättare (tillfälligt, och jag rekommenderar inte att du inte detta om du absolut måste fortsätta felsökning som jag hade till).

Sida notera: Verilog moduler sparas i filer med filnamnstillägget Astons och UCF filer i ett .ucf format. Båda filerna är redigeras med Notepad eller någon annan text redaktör (Wordpad tenderar att respektera indrag regler bättre än Notepad).