I detta projekt kommer du designa en multiplexer, en dekoder, en kodare och en shifter med Verilog HDL. Istället för att bygga banan med hjälp av logiska operatorer, lär du dig att beskriva en krets behaviorally enligt den funktionalitet du vill gå r...

I detta projekt kommer du designa en 4-till-1 mux och en dekoder med en aktivera signal som en "de-mux" att genomföra en enkel seriella data sändare. Både mux och de-mux kommer att genomföras i två Verilog filer för framtida återanvändning. En a...

Hur kan du hitta en majoritet av rösterna om var och en av fem väljare har en switch som rösta ja eller nej? Logiken är ganska enkel och kommer att användas i projektet. Helst det finns tre eller fler av de fem som rösta ja, då det är en majoritet oc...

I detta projekt kommer du ladda ner en bit fil till din styrelse för att konfigurera FPGA med fyra olika logiska kretsar. Kretsar använda knappar och switchar för ingångar och lysdioder för utgångar. Du måste söka de logiska kretsarna genom att tillä...

I detta projekt ska vi undersöka försenade minnen kretsar. Vi kommer att tala om simulatorn av fördröjningen av varje gate i Verilog och simulera kretsar för att se hur dröjsmål kan påverka beteendet hos en minnen krets.Innan du börjar bör du:-Har de...