Projekt 7: Simulera tekniskt fel och dröjsmål i minnen kretsar

I detta projekt ska vi undersöka försenade minnen kretsar. Vi kommer att tala om simulatorn av fördröjningen av varje gate i Verilog och simulera kretsar för att se hur dröjsmål kan påverka beteendet hos en minnen krets.

Innan du börjar bör du:

-Har den Xilinx® Vivado WebPACK™ installerat.

-Har din FPGA styrelse inrättas.

-Att kunna härleda en logik ekvation från en sanning bordlägger.

-Att kunna beskriva logikfunktioner med Verilog HDL och genomföra dem i FPGA.

-Att kunna skriva provbänk och använder Xilinx® Vivado Simulator.

Medan all grundläggande teori inte beskrivs här, kan dessa länkar ge dig relevant bakgrund behöver du:

-Försening

-Buggar