Genomföra din egen Transistor Logic Gates (2 / 4 steg)
Steg 2: Circuit Design
I utformningen av båda OR och inte gate, jag använde en PNP transistor på utdata. Baserat på erfarenhet, en PNP transistor har en lägre Vce(sat) eller en minsta collector-sändare mättnad spänning som sköts på, gissa vad... den mättade regionen. Ibland den når 0,5 v eller ens så lågt som 0,05 mV när du öka kraftigt Vbe av transistorn strax under sitt maximivärde innan det BLÅSER upp. Men varför vill vi ha en mycket mindre Vce(sat)? Så att produktionen skulle vara ganska nära Vcc efter nämnda kriterierna tidigare.
I kretsen Schematisk mäts Vbe av utdata PNP transistorer för att vara mer än 0.73V nog att trafikera det mättade regionen. Du kan emellertid ändra utformningen för att driva det vidare och har en Vbe på mer än 1V. Bara vara noga med att inte lämnar mer än 6V sedan om jag inte missminner mig, 6V är den maximala Vbe tillåtas för transistorn (check datablad).
Också på grund av PNP konfiguration vid produktionen går när transistorn är i cut-off region, utdata så lågt som 0V på grund av de 5 K resistor ansluten till marken igen, efter de nämnda kriterierna.
Nu sägs om lastning effekten? Tja, på grund av transistorn konfiguration vid produktionen, laddar effekt skulle vara försumbar och oavsett utgång belastning, skulle den tillverkade spänningen fortfarande vara konstant eftersom det inte ändra det faktum att vi tvingar output transistor att operera på mättnad/pre-cut-offline och det är främst beroende av värdet av dess Vbe, inte tillverkat motstånd. På detta sätt kan vi kaskad valfri kombination av de två utfärda utegångsförbud för logik utan någon ersättning på insats- och terminalerna av varje scen/gate.