Lär dig Verilog: En kort Tutorial serie på Digital elektronik Design med FPGAs och Verilog HDL (13 / 21 steg)
Steg 13: VM 3.1: modulen topp
Men i den översta modulen, osedd av användaren, ett antal andra moduler som räknare, kontrollapparater, flip flops, etc. som används av kretsen, men inte nödvändigtvis ansluten till översta nivån hamnar.
Topp-nivå portar: Absolut början och slutet av ett projekt. verkliga fysiska signalkällor och destinationer
Den översta modulen är ansvarig för korrekt anslutning av alla dess instansierad moduler till källor och destinationer som ligger inom den översta nivån, men definierar inte någon av de beteenden som uppvisade de instansierade moduler. Kom ihåg att bara en modul kan definieras per fil!
Ibland kallas topp modulen en "wrapper" eftersom det "sveper" ihop alla andra moduler i projektet.
Nästa vi kommer att undersöka hur modul instansiering fungerar.