Projekt 6: Ett enkelt meddelande System
I detta projekt kommer du designa en 4-till-1 mux och en dekoder med en aktivera signal som en "de-mux" att genomföra en enkel seriella data sändare. Både mux och de-mux kommer att genomföras i två Verilog filer för framtida återanvändning. En annan Verilog fil kommer att användas att Linda upp mux och de-mux att bilda ett kommunikationssystem. Denna hierarkiska designmetodik hjälper hantera design komplexitet, främja design återanvändning, och ge parallell utveckling.
Vad du behöver:
-Har den Xilinx® Vivado WebPACK™ installerat.
-Har din FPGA styrelse inrättas.
-Vet du hur man skriver beteendemässiga Verilog HDL koden och skriva XDC filer.
Medan all grundläggande teori inte beskrivs här, kan dessa länkar ge dig relevant bakgrund behöver du: