FPGA LED projektet (3 / 9 steg)
Steg 3: Klockan Divider modul
Vår klocka modul är nästan samma som den som vi i labbet, med undantag för en annan frekvens. Syftet med klockan är att tillhandahålla en oscillerande signal som en krets kan använda. Vår avsikt var att använda modulen klocka avdelare som en klocka som räknade faktiska sekunder. För att bromsa den oscillerande signal som klockan utdata, hade vi att ändra frekvensen av klockan för att ut en signal varje sekund.
enhet clk_div2 är < br > Port (clk: i std_logic;
SCLK: ut std_logic);
slutet clk_div2;
arkitekturen my_clk_div av clk_div2 är
konstant max_count: heltal: = (50000000);
signal tmp_clk: std_logic: = "0";
börja
my_div: process (clk, tmp_clk)
variabeln div_cnt: heltal: = 0;
börja
om (rising_edge(clk)) sedan
om (div_cnt = MAX_COUNT) sedan
tmp_clk < = inte tmp_clk;
div_cnt: = 0;
annat
div_cnt: = div_cnt + 1.
slutet om;
slutet om;
SCLK < = tmp_clk;
avsluta processen my_div;
slutet my_clk_div;