Grundläggande för verilog
HDl design:
Här jag kommer för att förklara om grundläggande funadamental av handstil tvättprogram i verilog .here jag visar att eller operationen gjort av mig med design såväl som testa bänk. prova detta på online programmering webbplatser.
Design: format för förståelse
modul npu (q, x, y); modul portname (produktion, ingång);
produktionen q; .. utgång..
ingång x, y; input...
eller (q, x, y); utfärda utegångsförbud för operation(output,input)
endmodule Avsluta modul}
Testbetch:
modul testnpu; Skriv test med portname
Wire q; Överväga tråd som indata för design
REG x, y; Överväga registrera som produktion av design
NPU u1(.x(x),.y(y),.q(q)); definiera värde
initial börja (skriver detta för Läs värde som binär)
$monitor ("%t %b %b %b", $time, x, y, q);
slutet
initial börja (skriva-ingång som jag lär mig i i sanning bordlägger)
#5 x = 0, y = 0;
#10 x = 0, y = 1;
#15 x = 1; y = 0;
#20 x = 1; y = 1;
slutet
endmodule
utgång: denna utgång få från edaplayground.com
0 x x x
5 0 0 0
15 0 1 1
30 1 0 1
50 1 1 1
V C S S jag m u l t jag o n R e p o r t