FPGA kompositör (4 / 12 steg)
Steg 4: VHDL bakgrund
Detta steg ger dig en liten bit av insikt om vad alla de olika delarna av VHDL faktiskt göra. För skapandet av kompositören, kommer vi att ange entiteten, arkitekturen av projektet och två separata processer block. Entiteten är grunden för den input och output, arkitekturen kommer att ange var och en av signalerna och det värden och processen blocken kommer att hantera den faktiska funktionaliteten.
Den enhet förklaringen överst i källfilen ger specifikationer till varje in- och utgångar. I kompositörens fall, de är a, b, c, etc., följt av STD_LOGIC eller STD_LOGIC_VECTOR. Bokstäverna representerar namnet på värdena och STD_LOGIC ger typen. STD_LOGIC kan värdet till ett värde anges i en tid som en variabel. STD_LOGIC_VECTOR kan flera värden kan tilldelas i form av en buss. En buss är helt enkelt en grupp av signaler alla sammanförs. Dock användes endast STD_LOGIC signaler för kompositören.
Arkitekturen har angetts under enhet deklarationen. Detta ger källfilen "arkitektur". Arkitekturen innehåller processen block beskrevs tidigare och alla de tillfälliga signaler som används för att överföra signalen värden från en process till en annan. När arkitekturen är slut, så är filen.
Processen block kan sedan skapas för att faktiskt göra kompositören fungerar. Ett exempel på process blocken finns i källfilen. Dessa segment innehåller känslighet listor med signaler. Tanken bakom det är att hela processen blocket kommer att köras när en av signalerna i listan känslighet ändras. I kompositörens fall gör att vi kan uppdatera signalen skickas till högtalarna när en knapp är avstängd.
Ovanstående ger lite bakgrund i VHDL. Men rekommenderas det starkt att titta på några tutorials innan du försöker att gå vidare. Exempel på alla ovanstående är i källfilerna.