FPGA kompositör (3 / 12 steg)
Steg 3: Skapa projektet i Xilinx
Öppna Xilinx och klicka på nytt projekt. När fönstret öppnas,
Ange ett namn för projektet, ange var du vill spara den och sätta på den översta nivån ursprungstyp HDL. Klicka på Nästa. Sedan ange alla Detaljer för ditt given styrelse. Detta varierar beroende på vilken version av nexys styrelsen du besitter. Vi använde en nexys 2 eftersom det är det billigaste. Detaljer för nexys-2 styrelsen är följande:
Utvärdering Development Board: Ingen Specifice
Produkt-kategori: Alla (eller allmänt ändamål)
Familj: Spartanska 3E
Enhet: Nexys-2: XC3S500E
Hastighet: -4
Översta Ursprungstyp: HDL
Syntes verktyg: XST (VHDL/Verilog)
Simulator: Isim (VHDL/Verilog)
Språk: VHDL
Klicka på Nästa. Följande sida ger en skärm för att ange in- och utgångar. Detta ställer in den första delen att förenkla arbetet. Börja med att ge ett namn till signalen och det motsvarar in eller ut. Signalerna är följande:
s: i
b: i
c: i
d: i
e: i
f: i
g: i
CLK: i
audioout: ut
Klicka på Nästa. Se till att alla detaljer är korrekta och sedan klicka på avsluta på nästa skärm. Detta öppnar upp det nya projektet.