FPGA resa ljus (3 / 8 steg)
Steg 3: Förbereda VHDL
Följande VHDL filer finns för din användning att slutföra detta
projektet. Några av de VHDL moduler som var förvärvat från vår professor, och på lämpligt sätt krediteras till deras ursprungliga designers, och några av dem vi designat själva. Vi välkomnar du att försöka vårt projekt och använda någon av de moduler som anges i följande instruktion anger för oavsett ändamål som du anser nödvändigt, med enkelt begära att du kreditera antingen oss eller den ursprungliga designern.
Dessutom har varje VHDL fil kommenterats grundligt som ett sätt att ytterligare förklara vår design.
Begränsningar fil artighet av:
https://Reference.digilentinc.com/basys3:GSG
Sju Segment Display driver modul, som tillhandahålls av vår professor, Dr. Danowitz, och med tillstånd av Bryan Mealy.