Hur du använder Verilog och Basys 3 för att göra 3 bitars binär räknare (6 / 11 steg)
Steg 6: Steg 6: ändra filen begränsning
Vi måste ta bort kommentar hamnar vi vill använda i den fysiska maskinvaran och ändra portnamnet att matcha namnet i vår modul. Som tidigare nämnts behöver vi clk, enable_Dx, cx och dp som in- och utgångar. Så, vi måste först hitta dessa portar i master xdc.
Utöka begränsningarna i panelen källor
Dubbelklicka på Basys3_master.xdc. Sedan du se koder som beskriver alla fysiska input och output egenskaper. När vi tar bort "##", uttalanden kommer att un-kommenterade så att vi kan använda dessa stift. Alla FPGA stift i master xdc grupperas under samma perifera. Till exempel, om du vill ta reda på stift för sju segment display, klicka bara på "ctrl + F" och skriv "7 segment display" hittar ut alla stift inklusive siffriga möjliggör och segmentera anslutningar. Byta namn på begagnade portarna (i varje rad, efter get_ports) enligt översta nivå signal namnen i projektet