Hur du använder Verilog och Basys 3 för att göra 3 bitars binär räknare (2 / 11 steg)
Steg 2: Steg 2: skapa ett nytt projekt
Du kan följa guiden komma igång om du vill skapa ett nytt projekt. Men kommer jag fortfarande gå genom att helt kort.
Öppna först Vivado Webpack. Klicka sedan "Skapa nytt projekt"
Klicka på "Nästa". Namnet på projektet och välja projekt plats. Jag namnge projektet som 3_bit_counter och sätta det under min C-enheten
Klicka på "Nästa" och välj projektet. Vi väljer ett RTL projekt. RTL kallas register överföring nivå.
Klicka på "Nästa" och sedan lägga till källor. Eftersom vi inte har några färdiga modul, så vi bara på "+" och skapa fil
Välj filtyp Verilog och namn den så "clkdivider". Vi kommer att ha tre moduler – klocka avdelare, counter och övre moudle. Den counter top modul skapas och senare.
Klicka på "OK" och du kommer se en "clkdivider" filen har skapats
Klicka på "Nästa" som vi inte har någon IP i projektet
Klicka på "+" för att lägga till restriktioner i projektet. Du kan hämta den Basys 3 master xdc fil från Digilent. Klicka på "Lägg till fil" och sedan ta reda på om du sparar filen master xdc. I det här fallet sparat jag under filen under 3_bit_counter projektet
Välja rätt enhet. Xilinx FPGA enheten på Basys 3 är Artix 7 a35T. Paketet är cpg236. Temp betyget är C och hastighet klass är -1. Filtret kan du ta reda på rätt enhet.
Klicka på "Nästa" för att kontrollera allt i projektet Sammanfattning. Om det är korrekt, klicka på "Slutför". Sedan, det nya projektet skapas