Zynq Image Enhancement System (7 / 8 steg)
Steg 7: Utgång - Design CDMA och Block del 2
Så, vår plan är att programmet CDMA från PS via ett AXI LITE gränssnitt till läsa 4 rader av bilden från DDR RAM genom HP0 Port och skriva dem till BRAM i PL med ett AXI BRAM Controller IP (detta IP används för att översätta mellan AXI Master gränssnittet för CDMA och BRAM gränssnittet). När raderna är i BRAM kan de vara lätt röda av vår HDMI controller och visas. Fångsten är att vi måste ge CPU avbrott när vi är klar med dessa 4 rader för att programmera om CDMA för att överföra nästa raderna. Vi måste också ge ett ytterligare avbrott i slutet av bilden så att bilden justeras korrekt. Vi måste lägga till denna funktion till HDMI-styrenheten och paketera det till en IP för lättare användning i våra block design.
Avbrotten genereras i vår HDMI Controller kommer att anslutas till IRQ_F2P delade avbrotten PS (du kan läsa mer om i kapitel 7 i Zynq tekniska Reference Manual här avbryter http://goo.gl/nEQrBv ).
Vi måste också öka FCLK_CLK0. Detta är klockan för alla AXI IP: s i våra block design. Detta är den klocka som används för att skriva till BRAM så vi vill att det ska vara snabbare än klockan som läses från det (pixel klockan = 148.5 Mhz). Vi kommer att öka frekvensen till en säker 250Mhz.
Vi behöver beräkna hur mycket BRAM behövs. Det kommer att finnas 4 rader i taget i BRAM så 4 rader * 1920 pixlar * 3 färg kanaler = 23040 byte. Vi kan sedan använda den adress redaktör i Vivado att ställa in storleken BRAM till 32KB.
Med alla maskinvarukonfigurationen gjort vi går vidare till den programvara del